155단 낸드 채널 결정 정렬 기술 확보

삼성전자와 포항공과대학교 공동 연구팀이 초고적층 3D 낸드의 수직 채널 안에서 실리콘 결정이 자라는 방향을 제어하는 기술을 개발했다. 적층 수가 늘어날수록 커지는 채널 저항을 낮춰 데이터 처리 성능과 읽기 성능의 저하를 완화하고, 전력효율까지 함께 높일 수 있는 기술적 기반을 마련했다.

포스텍 신소재공학과·반도체공학과 황현상 교수와 신소재공학과 통합과정 권오혁씨 연구팀은 삼성전자 반도체연구소·메모리사업부와 공동으로 연구를 진행했다. 연구팀은 긴 채널 전체에 전류가 원활하게 흐르도록 결정 성장 방향을 유도하는 시드층을 제작해 채널 표면에 적용했으며, 실제 155단 3D 낸드 구조에서 채널 전체를 균일하게 정렬된 결정으로 만드는 데 성공했다.

3D 낸드는 데이터 저장 셀을 수백 층까지 수직으로 쌓아 저장 용량을 확대하는 메모리다. 그러나 적층 높이가 커지면 데이터를 전달하는 실리콘 채널의 길이와 저항이 증가하면서 처리 속도와 읽기 성능이 떨어지는 문제가 생긴다. 이번 연구는 실리콘 채널의 결정 구조를 정밀하게 통제하는 방식으로 초고적층 과정에서 발생하는 저항 증가 문제에 접근했다.

연구 성과는 반도체 분야 학회인 ‘2026 IEEE 국제 VLSI 기술 및 회로 심포지엄’에서 발표됐고, 국제 학술지 ‘네이처 일렉트로닉스’의 리서치 하이라이트에도 선정됐다. 삼성전자는 최근 미국에서 열린 ‘FMS 2026’에서 400단 이상을 수직 적층한 10세대 V낸드 ‘V10 BV-낸드’를 업계 최초로 공개하고 ‘z낸드-O’를 선보였다. 고적층 제품 개발과 함께 채널 저항을 낮추는 기술 확보에도 속도가 붙는 모습이다.