화웨이, AI 반도체 경쟁축 ‘미세공정서 효율로’

화웨이의 반도체 수석 과학자 랴오헝은 대형 연산 다이와 다수의 고대역폭 메모리(HBM)를 결합해 AI 반도체 성능을 끌어올리는 방식이 물리적 한계에 이를 수 있다고 주장했다. 첨단 미세 공정으로 만든 대형 칩에 HBM을 붙이는 엔비디아의 기술 경로가 앞으로 1~3세대는 이어질 수 있지만, 4세대까지 지속되기는 어려울 가능성이 크다는 판단이다.

랴오는 칩 면적과 HBM 탑재량이 증가할수록 제조 비용과 전력 소비, 발열 부담도 함께 커진다는 점을 근거로 들었다. 현재 업계의 기술 진전이 계속되더라도 물리적 한계를 넘는 순간 급격한 문제가 발생할 수 있다는 설명이다. 그는 2016년 화웨이의 반도체 자회사 하이실리콘에 합류했으며, 인공지능 칩 어센드 910과 950 설계를 주도한 핵심 인물로 꼽힌다.

이 같은 문제 제기는 미국의 수출 규제로 최첨단 미세 공정 구현에 제약을 받는 화웨이의 기술 전략과 연결된다. 중국은 네덜란드 ASML의 극자외선(EUV) 노광장비를 확보하지 못하고 있으며, HBM과 반도체 설계 소프트웨어, 첨단 제조 장비도 수출 통제 대상이다. 화웨이는 단일 칩 성능과 미세 공정에서 엔비디아와 TSMC를 단기간에 추격하기 어려운 여건 속에서 경쟁 기준을 시스템 효율로 전환하려 하고 있다.

화웨이가 대안으로 제시한 ‘타우(τ) 스케일링 법칙’은 트랜지스터를 작게 만드는 대신 칩과 시스템 내부의 신호 이동 시간을 줄여 성능을 높이는 개념이다. 회로를 접어 쌓듯 배치해 배선 길이를 단축하는 ‘로직폴딩’으로 데이터 이동 속도와 전력 효율을 개선한다는 구상도 포함됐다. 랴오는 16나노 또는 7나노부터 무어의 법칙이 주는 경제적 이점이 멈추고 트랜지스터당 비용이 상승했다고 진단했다. 중국 AI에는 제한된 연산 자원을 촘촘히 활용하는 효율화가 필요하다며, 화웨이와 엔비디아의 자원 격차를 각각 100㎡ 아파트와 400㎡ 빌라에 비유했다.